<?xml version="1.0" encoding="UTF-8"?><rss version="2.0"
	xmlns:content="http://purl.org/rss/1.0/modules/content/"
	xmlns:dc="http://purl.org/dc/elements/1.1/"
	xmlns:atom="http://www.w3.org/2005/Atom"
	xmlns:sy="http://purl.org/rss/1.0/modules/syndication/"
		>
<channel>
	<title>Comments on: Informationsläckage i register</title>
	<atom:link href="http://www.strombergson.com/kryptoblog/2008/08/30/informationslackage-i-register/feed/" rel="self" type="application/rss+xml" />
	<link>http://www.strombergson.com/kryptoblog/2008/08/30/informationslackage-i-register/</link>
	<description>Kryptografi och IT-säkerhet på svenska</description>
	<lastBuildDate>Sun, 05 Sep 2010 08:05:35 +0000</lastBuildDate>
	<sy:updatePeriod>hourly</sy:updatePeriod>
	<sy:updateFrequency>1</sy:updateFrequency>
	<generator>http://wordpress.org/?v=3.0.1</generator>
	<item>
		<title>By: Joachim Strömbergson</title>
		<link>http://www.strombergson.com/kryptoblog/2008/08/30/informationslackage-i-register/comment-page-1/#comment-35935</link>
		<dc:creator>Joachim Strömbergson</dc:creator>
		<pubDate>Sun, 31 Aug 2008 05:39:39 +0000</pubDate>
		<guid isPermaLink="false">http://strombergson.com/kryptoblog/?p=545#comment-35935</guid>
		<description>Aloha!

Japp, det var min första tanke. På utgångsidan får man antagligen sätta en inverterare till och sedan AND:a ihop signalerna. Tricket sedan blir att få syntesverktyget att inte se detta som rekonvergent logik och optimera bort extra register och inverterare.

Använder man script för att generera sin RTL är det inga problem att skjuta in instanser av en konstruktion av den här typen som ersättning för normala register, och sedan i syntesverktyet sätta dont_touch/dont_modify. Problemet är att då får du ingen bra kontroll på drivstyrkor hos cellerna. Fast i en FPGA har du inte det i alla fall...

Och frågan är om denna konstruktion löser problemet. Det hade varit otroligt spännande att sätta upp ett experiment på detta. Synd att man inte är forskare.</description>
		<content:encoded><![CDATA[<p>Aloha!</p>
<p>Japp, det var min f&#246;rsta tanke. P&#229; utg&#229;ngsidan f&#229;r man antagligen s&#228;tta en inverterare till och sedan <span class="caps">AND</span>:a ihop signalerna. Tricket sedan blir att f&#229; syntesverktyget att inte se detta som rekonvergent logik och optimera bort extra register och inverterare.</p>
<p>Anv&#228;nder man script f&#246;r att generera sin <span class="caps">RTL </span>&#228;r det inga problem att skjuta in instanser av en konstruktion av den h&#228;r typen som ers&#228;ttning f&#246;r normala register, och sedan i syntesverktyet s&#228;tta dont_touch/dont_modify. Problemet &#228;r att d&#229; f&#229;r du ingen bra kontroll p&#229; drivstyrkor hos cellerna. Fast i en <span class="caps">FPGA</span> har du inte det i alla fall&#8230;</p>
<p>Och fr&#229;gan &#228;r om denna konstruktion l&#246;ser problemet. Det hade varit otroligt sp&#228;nnande att s&#228;tta upp ett experiment p&#229; detta. Synd att man inte &#228;r forskare.</p>
]]></content:encoded>
	</item>
	<item>
		<title>By: jorgenl</title>
		<link>http://www.strombergson.com/kryptoblog/2008/08/30/informationslackage-i-register/comment-page-1/#comment-35934</link>
		<dc:creator>jorgenl</dc:creator>
		<pubDate>Sun, 31 Aug 2008 02:39:22 +0000</pubDate>
		<guid isPermaLink="false">http://strombergson.com/kryptoblog/?p=545#comment-35934</guid>
		<description>Inte för att jag begriper det här så noga, men skulle det inte hjälpa att dubbla varje flipflop och låta &quot;skuggan&quot; alltid innehålla det inverterade värdet av den riktiga, eller är det det du menar med att använda par?</description>
		<content:encoded><![CDATA[<p>Inte f&#246;r att jag begriper det h&#228;r s&#229; noga, men skulle det inte hj&#228;lpa att dubbla varje flipflop och l&#229;ta &#8220;skuggan&#8221; alltid inneh&#229;lla det inverterade v&#228;rdet av den riktiga, eller &#228;r det det du menar med att anv&#228;nda par?</p>
]]></content:encoded>
	</item>
</channel>
</rss>
